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ADC時(shí)鐘抖動(dòng)影響知多少

一、什么是ADC的孔徑延遲、它對(duì)ADC性能是否造成影響?

  孔徑延遲,英文釋義為Aperture delay,是由于采樣保持開(kāi)關(guān)關(guān)斷需要一定時(shí)間,相當(dāng)于在采樣時(shí)鐘上引入一個(gè)小延遲,使得采集的信號(hào)為實(shí)際信號(hào)的延遲版本,因此,若孔徑延遲是固定常數(shù),則它并不產(chǎn)生誤差,只會(huì)在時(shí)鐘輸入或模擬輸入中起固定延遲的作用。

  但若是兩個(gè)AD轉(zhuǎn)換器同步采樣應(yīng)用,由于不同AD轉(zhuǎn)換器的孔徑延遲是有差異的,可能給高擺率的信號(hào)帶來(lái)誤差,那么兩個(gè)AD轉(zhuǎn)換器必須精密匹配,必須適當(dāng)調(diào)整采樣時(shí)鐘相對(duì)ADC的相位,從而消除孔徑延遲不匹配問(wèn)題。

二、什么是ADC的孔徑抖動(dòng),它與孔徑延遲一樣嗎?

  前文我們理解了孔徑延遲,若其存在樣本間變化(即,不同的輸入信號(hào)帶來(lái)不同的孔徑延遲),則會(huì)產(chǎn)生電壓誤差,在開(kāi)關(guān)斷開(kāi)時(shí)刻,這種樣本間變化稱為孔徑抖動(dòng),英文釋義為Aperture jitter,或叫孔徑不確定性英文釋義為Aperture uncertainty,如下圖所示,從而帶來(lái)孔徑抖動(dòng)誤差(Aperture jitter error),用均方根皮秒(ps rms)來(lái)衡量。

圖1 孔徑抖動(dòng)

圖1 孔徑抖動(dòng)

三、孔徑抖動(dòng)對(duì)ADC信噪比的影響

  下面僅單獨(dú)考慮孔徑抖動(dòng)對(duì)ADC信噪比的影響。

  假定對(duì)n位的ADC輸入頻率為f的滿幅度正弦信號(hào),表示為下式:

  V(t)=V0*sin(2πft)

  由于時(shí)鐘抖動(dòng)引起的SNR可以簡(jiǎn)述為下式:

  SNRj=-20log2πftj

  tj表示抖動(dòng)時(shí)間的均方根。

  可見(jiàn),SNR隨輸入信號(hào)的頻率減小,但與輸入信號(hào)的幅度無(wú)關(guān),可以簡(jiǎn)單計(jì)算一下,一個(gè)輸入信號(hào)頻率為f=24M的ADC,它的抖動(dòng)時(shí)間造成SNR降低情況如下:

  tj=0.5ps,SNRj=82.45dB

  tj=1ps,SNRj=76.43dB

  tj=3.48ps,SNRj=65.6dB

  tj=5ps,SNRj=62.45dB

  可以發(fā)現(xiàn),SNR隨孔徑抖動(dòng)時(shí)間增加下降很快,可知其帶來(lái)的影響非常嚴(yán)重,尤其是在高速ADC應(yīng)用中,其帶來(lái)的信噪比衰減更快。

 


  芯力特電子科技有限公司(簡(jiǎn)稱芯力特公司)是一家專業(yè)從事混合信號(hào)集成電路設(shè)計(jì)的高科技企業(yè),有專業(yè)的ADC設(shè)計(jì)團(tuán)隊(duì),全面考慮各種非理想因素對(duì)ADC性能帶來(lái)的影響,可以為客戶定制性能優(yōu)異、多種類型的ADC。公司圍繞智慧電網(wǎng)等物聯(lián)網(wǎng)致力于相關(guān)芯片技術(shù)攻關(guān),采用靈活的商務(wù)模式提供專門的人力、物力進(jìn)行技術(shù)服務(wù)與產(chǎn)品的定制設(shè)計(jì),以滿足客戶的專用型需求,以一站式的服務(wù)達(dá)到客戶與自身雙贏的目的。

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1)高精度高速10bit 100MHz pipeline/12bit 60MHz pipeline的ADC,已經(jīng)在0.18um/0.13um CMOS工藝驗(yàn)證;

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3)高精度低速的sigma-delta ADC,從14-24bit,已經(jīng)在0.5um/0.35um/0.18um CMOS工藝驗(yàn)證;

4)極高速的200MHz 6-8bit flash ADC,已經(jīng)在0.18um/0.13um CMOS工藝驗(yàn)證;

5) 8/10/12bitDAC,已經(jīng)在0.35um/0.25um/0.18um/0.13umCMOS工藝驗(yàn)證。

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